2026年9月的第一周，两则新闻让整个存储芯片行业为之一振。
01 3D DRAM，巨头角力
AMD近日在内部技术研讨会上披露了一项令人振奋的实验数据：基于混合键合（Hybrid Bonding）技术的3D DRAM架构，其能效相比传统HBM堆栈最高可提升17倍。这意味着在相同功耗下，数据传输效率可实现数量级的飞跃。
传统HBM虽然通过TSV硅通孔将DRAM芯片垂直堆叠，但芯片之间仍依赖微凸块进行连接。这些微小的焊料球在连接时会产生物理间隙，必须用液态塑料填充物填充，这带来了寄生电阻、限制连接密度，并阻碍热量散发等问题。
AMD提出的混合键合3D DRAM则完全颠覆了这一设计。它将DRAM芯片直接堆叠在XPU（处理器或加速器）的正上方，消除了传统PHY接口带来的瓶颈。在工艺上，它放弃微凸块，直接将晶圆抛光到原子级平整度，让铜与铜在加热后直接融合（Cu-Cu键合）。
值得一提的是，3D DRAM的优势远不止于能效。将DRAM直接放在计算芯片上方，极大地缩短了数据搬运的物理距离。在AI加速器中，数据移动消耗了大量能源，缩短距离能直接降低功耗。
无独有偶，国内半导体设备龙头北方华创近日也在IEEE期刊发表学术论文，宣布在下一代存储芯片3D DRAM制造工艺上取得重大技术突破。该公司开发出一种创新的“两步循环刻蚀工艺”，专门针对64层硅与硅锗交替堆叠的结构，实现了超过95%的结构均匀度。
据论文披露的数据，该工艺实现了超过500:1的硅锗与硅刻蚀选择比。在200纳米夹层结构中硅层单次损耗控制在10埃（1纳米）以内。
业界分析认为，国产DRAM龙头若能整合北方华创的国产刻蚀设备与相关工艺，将大幅提升向3D DRAM自主量产演进的可行性。
随着两则消息搅动整个存储芯片行业，也让人不禁发问：3D DRAM 究竟为何成为全球芯片巨头竞相角力的焦点？
02 3D DRAM，因何备受瞩目？
要理解3D DRAM的价值，首先要看清传统DRAM正在逼近的“天花板”。
长期以来，DRAM行业遵循着与逻辑芯片类似的路径——通过不断微缩制程节点来提升存储密度。但随着线宽逼近10纳米以下，物理极限开始显现。不同于处理器，DRAM内存芯片必须依靠电容器存储数据。随着制程节点不断缩小，电容器的尺寸难以继续缩减，晶体管间距缩小也增加了短路风险。EUV光刻机的高昂成本与出口管制，更让这条路对部分玩家而言近乎关闭。
3D DRAM的核心理念，是将晶体管从传统的二维平面微缩转向三维垂直堆叠，通过层层堆叠晶体管来提高存储单元密度。通俗地说，既然“躺”着放不下了，那就“站”起来——让存储单元不再水平排列，而是垂直竖起，从而更充分地利用芯片内部空间。
当前的3D DRAM主要有两条路线。一种是4F2 VCT（Vertical Channel Transistor，垂直通道晶体管） DRAM；另一种是 VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆叠单元阵列晶体管） DRAM。
前者的核心是“竖立”，主要是在DRAM 单元结构上向 z 方向发展，后者的核心是堆叠，类似3D NAND 一样堆叠多层 DRAM，也被理解为真正的3D DRAM。
DRAM单元的尺寸是根据设计规则（或最小加工尺寸）“F：特征尺寸”进行比较的。2010年代，通过改进DRAM单元阵列的布局，单元面积从传统的“8F2”缩小到“6F2”。即使加工尺寸相同，单元面积也减少了25%。
此后，随着6F²架构再度逐渐逼近物理极限，4F²作为二维平面布局的理论密度极限，成为延续摩尔定律的必然选择。理论上，在同等大小的芯片上，4F²架构能比6F²架构多集成30%至50%的存储单元，直接转化为更高的存储容量、更快的数据吞吐速度和更低的运行功耗。
三大存储巨头多采用双线布局的策略，即布局4F2 VCT的同时，也在发展VS-CAT。但各家的“叫法”多有不同。
先看三星的解题思路。三星的VCT技术，将晶体管沟道垂直树立，在有限芯片面积内增加沟道长度，有效缓解传统平面晶体管在微缩时遭遇的短沟道效应与漏电问题。另一方面，三星采用了晶圆间混合铜键合技术，将存储单元阵列与外围电路在不同晶圆上分开制造再垂直堆叠，实现超高密度互联。通道材料也从传统硅换为铟镓锌氧化物（IGZO），以在缩小单元中抑制泄漏电流。
根据三星的规划：今年完成10a 工艺 DRAM 研发，明年开展品质测试，2028 年导入量产产线。据悉，三星计划将 4F² 方形单元、VCT 两大核心技术，连续应用于10a、10b、10c三代工艺；从 10d 节点开始，全面转向3D 堆叠 DRAM架构。
在真正的3D阶段，三星的布局更为激进。据悉，目前三星电子已在内部实现了16层堆叠的VS-CAT DRAM。除通过堆叠提升容量外，VS-CAT DRAM 还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到 VS-CAT DRAM 成品。
SK海力士的路线在战略逻辑上与三星高度相似，但技术命名和实现细节存在差异。SK海力士将其4F²结构称为垂直栅极（Vertical Gate，VG），而非三星所用的VCT。
在2025年IEEE VLSI研讨会上，SK海力士CTO Cha Seon Yong明确表示，4F² VG平台和3D DRAM技术将应用于10纳米级及以下节点，以克服现有技术平台的微缩限制。VG的核心特征是栅极垂直放置并环绕沟道，与水平栅极的传统结构形成根本区别。
在3D堆叠阶段，SK海力士的布局同样积极。据悉，SK海力士正加速3D堆叠DRAM技术发展，并已启动相关工程人才招聘，同步与美国客户开展芯片联合设计工作。近日，SK海力士表示下一代存储器 3D DRAM 半导体开发可利用代工工艺。此外，SK海力士正在探索将IGZO氧化物半导体作为下一代沟道材料，利用其低温沉积特性解决3D堆叠中的热预算问题。
美光在 2019 年就开始了 3D DRAM 的研究工作。据TechInsights统计，到 2022 年 8 月，美光获得了 30 多项 3D DRAM 专利，三星电子持有的专利数为 15 项，SK 海力士持有约 10 项专利。可以看出，美光的 3D DRAM 相关专利数量是这两家韩国存储芯片巨头的 2-3 倍。但是在量产动作上，美光一直没有消息传出。以及，在4F2Memory Cell的导入问题上，美光也表现出了模棱两可、神秘的态度。
03 设备行业，重心迁移
回到文章开头，AMD所研发的混合键合技术用于3D DRAM方案，走的是Die-to-Die裸芯片之间的堆叠路线。
但北方华创在IEEE会议论文中披露的3D DRAM工艺突破，可能更聚焦于单片晶圆内部的单片集成垂直堆叠路线，并非多颗芯片DIE之间D2D键合封装堆叠方案。
众所周知，高深宽比结构下的横向选择性刻蚀一直是行业难题。通俗地说，你需要在几十层交替堆叠的材料中，精准地挖掉其中一层，同时不能伤到隔壁层。这就像在一摞纸里抽出其中一张而不撕坏上下相邻的纸。工艺不到位，要么是刻蚀选择比不足导致硅骨架受损，要么是微负载效应造成底部反应产物堆积，进而引发层间刻蚀严重不均匀，整颗芯片良率陡降。
而北方华创的两步循环刻蚀技术把工艺切成刻与清两个阶段循环迭代。第一阶段利用无偏置的电中性氟自由基对硅锗层进行定点刻蚀，对硅表现出极高选择性，并在硅层表面形成一层细密的氟化锗保护膜。第二阶段再引入反应气体清理底部副产物沉积，确保刻蚀气体在垂直方向上顺畅穿透。
北方华创这次工艺突破的意义，要放回国产DRAM的处境里看。
在EUV之前，DRAM主要使用193nm浸没式DUV光刻机。到了20nm以下，DUV单次曝光已无法画出精细图形，只能采用多重曝光，通过多次曝光、刻蚀来“拼”出电路。这种办法能继续微缩到1x nm，但步骤多、成本高、良率难控。
当多重曝光成本逼近极限，EUV开始登场。EUV波长为13.5nm，分辨率远高于DUV。2020年，三星率先出货基于EUV的10nm级D1x DDR4，随后在D1a节点全面导入EUV。之后SK海力士、美光陆续跟进。转向EUV的核心原因，是它能减少多重曝光步骤，简化流程、提升产能，并突破DUV的分辨率瓶颈。
随着DRAM继续向1δ及以下节点推进，传统EUV也接近极限，因此High-NA EUV成为下一站。
2026年8月，三星电子在NGL 2026下一代光刻会议上公开承诺：A10（1nm）及以下DRAM工艺节点，必须引入High-NA EUV技术，2030年正式导入量产线。
同时，SK海力士副总裁在同一场会议上宣布，公司已全面启动High-NA EUV研发，并同步引入PSM相移掩模版——一种能同时控制光强和光相位的掩模材料，用于压制衍射伪影，把High-NA EUV的理论分辨率真正释放出来。
两张路线图同时指向一个结论：下一代DRAM的工艺演进，将彻底告别过去十年"靠堆EUV曝光层数硬吃微缩"的路径，转向一个曝光层数不升反降、节点命名向逻辑芯片对齐、但量产节奏却刻意滞后2-3年的新阶段。
国产厂商对3D DRAM领域的探索，也不止于刻蚀。
根据国家知识产权局网站查询，国产3D NAND龙头企业早在2020年就申请了关于具有XTACKING架构的DRAM专利，XTACKING架构为该公司生产其3D NAND存储器的特有架构，采用了三维晶圆混合键合工艺。根据专利描述，具有XTACKING架构的DRAM存储器包括具有形成于其中的阵列晶体管的第一晶圆,和具有形成于其中的电容器结构的第二晶圆，以及形成于第一晶圆和第二晶圆之间的包括多个键合结构的键合界面。
中国科学院微电子研究所刘明院士团队在垂直环形沟道结构IGZO FET基础上，研究了第二层器件堆叠前层间介质层工艺的影响，验证了CAA IGZO FET在2T0C DRAM应用中的可靠性，有助于推动实现4F² IGZO 2T0C-DRAM单元。
先是NAND走向3D，之后DRAM、先进逻辑芯片都正在朝向此方向发展。在此背景下，除了高深宽比刻蚀技术，原子层沉积、混合键合等工艺，同步迎来爆发期。
近日的第十四届半导体设备材料及核心部件展（CSEAC 2026）期间，中微公司便推出多款全新自主研发的高端微观加工设备，覆盖极高深宽比刻蚀、等离子体增强化学气相沉积、原子层沉积、金属薄膜沉积及碳化硅外延等关键赛道。这是继今年3月SEMICON China发布四款新品后，中微公司在半年内又一次高密度新品集中亮相。
作为国内薄膜沉积设备龙头，拓荆科技在混合键合领域的拓展具备天然的技术协同优势。其开发的Dione 300系列晶圆对晶圆（W2W）键合设备，可实现常温下多材料表面的高精度键合，广泛应用于3D IC、先进封装和CIS等领域。华海清科是国内少数能量产CMP（化学机械抛光）设备的厂商。CMP是芯片制造中的关键工艺环节，直接影响到芯片的平整度和良率。盛美上海为国内存储龙头企业供应清洗设备；精测电子提供光学检测、量测等设备；芯源微是涂胶显影设备供应商；精智达专注于存储芯片测试设备；至纯科技为提供高纯工艺系统等。
3D DRAM的竞逐，本质上是一场关于存储芯片未来形态的豪赌。从三星、SK海力士的双线布局，到美光的专利蓄力，再到北方华创在刻蚀工艺上的突破，产业链上下游正被同时拽入这场变革。胜负尚未分明，但方向已经清晰：DRAM的下一个十年，将是“站起来”的十年。
本文来自微信公众号“半导体产业纵横”（ID：ICViews），作者：丰宁，36氪经授权发布。